西南交通大学计组实验-课程设计

Septemus published on 2023-06-16 included in College

1 实验内容底层用 Verilog HDL 语言实现简单的处理器模块设计。调用存储器模块设计 64×8 的存储器模块。顶层用原理图方式将简单的处理器模块和存储器模块连接

西南交通大学计组实验8-指令分析与执行

Septemus published on 2023-05-29 included in College

Note 此笔记针对西南交通大学2023-2024学年上半学期开设的计组实验课。 Success 代码和输出已经过助教验收。 Frequency 使用时必须将clk频率设置成100k Special

Septemus published on 2023-05-23 included in College

Note 此笔记针对西南交通大学2023-2024学年上半学期开设的计组实验课。 Success 代码和输出已通过助教验收。 Frequency 使用时必须将clk频率设置成100k Special

Septemus published on 2023-05-14 included in College

Note 此笔记针对西南交通大学2023-2024学年上半学期开设的计组实验课。 Success 代码和输出已通过助教验收。 Frequency 使用时必须将clk频率设置成100k Apr22th

Septemus published on 2023-05-04 included in College

Note 此笔记针对西南交通大学2023-2024学年上半学期开设的计组实验课。 Success 代码和输出已通过助教验收。 Frequency 使用时必须将clk频率设置成100k 1

Septemus published on 2023-04-27 included in College

Note 此笔记针对西南交通大学2023-2024学年上半学期开设的计组实验课。 Success 代码和输出已通过助教验收。 Frequency 使用时必须将clk频率设置成100k 1